VHDL je jazyk popisu hardwaru(HDL). HDL vypadá trochu jako programovací jazyk, ale má jiný účel. Spíše než být používán k návrhu softwaru, HDL se používá k definování počítačového čipu. VHDL lze použít k popisu jakéhokoli typu obvodů a často se používá při návrhu, simulaci a testování procesorů, procesorů, základních desek, FPGA, ASIC a mnoha dalších typů digitálních obvodů.
historie VHDL
název VHDL je vnořená zkratka. To je zkratka pro Vhsic Hardware popis jazyka. Vhsic je zkratka pro velmi vysokorychlostní integrovaný obvod. Kromě toho, že popis rychlý procesor, to byl název americký Vládní program v roce 1980, jehož úkolem byl výzkum a vývoj v oblasti velmi vysokých rychlostí, integrované obvody (rychlé počítačové čipy).
spolu s významnými pokroky ve vědě o materiálech, algoritmech, designu čipů, litografii a tuctu dalších souvisejících oborů vyvinul VHSIC VHDL.
první oficiální standard pro jazyk pochází z IEEE v roce 1987 a je známý jako IEEE 1076. Od té doby bylo vydáno několik vydání, poslední přichází v roce 2008. In addition to the „core“ language specified in 1076, there are a number of extensions codified in other specs:
- IEEE 1076.1 VHDL Analog and Mixed-Signal (VHDL-AMS)
- IEEE 1076.1.1 VHDL-AMS Standard Packages (stdpkgs)
- IEEE 1076.2 VHDL Math Package
- IEEE 1076.3 VHDL Synthesis Package (vhdlsynth)
- IEEE 1076.3 VHDL Synthesis Package – Floating Point (fphdl)
- IEEE 1076.4 Timing (VHDL Initiative Towards ASIC Libraries: vital)
- IEEE 1076.6 VHDL Syntéza Interoperability
- IEEE 1164 VHDL Multivalue Logiky (std_logic_1164) Balíčky
VHDL Design a Syntaxe
VHDL byl založen na Ada, a půjčil si od ní rozsáhle v obou syntaxe a pojmy. Toto bylo poté doplněno hardwarově specifickými koncepty, jako je vícehodnotová logika, fyzický paralelismus a rozšířená sada booleovských operátorů. VHDL může také indexovat pole ve vzestupném i sestupném pořadí, zatímco Ada (a většina ostatních programovacích jazyků také) indexuje pouze ve vzestupném pořadí.
většina programovacích jazyků je v srdci procedurální-počítač provádí postupně jeden příkaz za druhým. VHDL je jiný. Jedná se o hardwarový jazyk, který popisuje (skutečnou nebo simulovanou) fyzickou strukturu. Tato struktura se skládá z velkého počtu modulů a každý modul funguje současně s každým jiným modulem.
Takže, v rámci každého modulu je procesní tok instrukcí, které vypadá trochu jako malé, samostatné softwarovému programu — proměnné, kontrolu toků, podmíněné příkazy, smyčky. Každý modul má jeden nebo více vstupů spolu s jedním nebo více výstupy. Vstupy jsou specifikovány ve struktuře zvané entita a samostatná logika je definována v architektuře.
zvažte myšlenku „a brány“, kde máme dva vstupy a jeden výstup. Pokud jsou oba vstupy „zapnuto“ (true, 1), pak je výstup „zapnuto“; jinak je výstup „vypnuto“.“Takže pomocí VHDL bychom definovali dva vstupy a jeden výstup. Přijaté hodnoty těchto vstupů a výstupů by byly definovány v modulu std_logic, který je importován jako knihovna v běžném programovacím jazyce. Architektura by pak definovala vnitřní fungování naší „a brány“ tak, aby fungovala tak, jak jsme právě diskutovali.
modul std_logic je zajímavý hardwarově specifický typ hodnoty. Je to podobné jako BOOLOVSKOU hodnotu dárek v programovacích jazycích (jeden bit: true nebo false), ale to může mít rozsah hodnot, protože to představuje skutečný elektrický impuls ve fyzickém systému:
-
U: neinicializované. Tento signál ještě nebyl nastaven. -
X: neznámo. Nelze určit tuto hodnotu / výsledek. -
0: logika 0 -
1: logika 1 -
Z: vysoká Impedance -
W: slabý signál, nevím, jestli by to mělo být 0 nebo 1. -
L: Slabý signál, který by měl pravděpodobně jít do 0 -
H: Slabý signál, který by měl pravděpodobně jít do 1 -
-: je to jedno.
takto je miniaturně postaven celý design VHDL. Poměrně jednoduché, logicky samostatné moduly I / O aktivity jsou vytvářeny a vzájemně propojeny, aby vytvořily výpočetní stroje schopné provádět různé typy úkolů. Návrh VHDL by mohl popisovat plně funkční univerzální počítač nebo by mohl kódovat jediný algoritmus, jako je brute-force proof-of-work používaný pro těžbu Bitcoinů.
je důležité si uvědomit, že návrh VHDL není program — není spuštěn ani spuštěn. Jako plán definuje architekturu. Jakmile je návrh dokončen, je obvykle simulován pro testování v softwarovém testbench a poté syntetizován, což znamená, že je přeložen do fyzického návrhu, který může být implementován na skutečném čipu nebo desce s plošnými spoji.
zdroje pro učení VHDL
existuje mnoho zdrojů pro učení VHDL. Dali jsme dohromady jedny z nejlepších.
online zdroje
- VHDL Primer: výukový program o VHDL z University of Pennsylvania.
- VHDL na Wikipedii: Wikipedia pokrytí VHDL je překvapující do hloubky a přehledný, poskytuje skvělý úvod do jazyka jako celku.
- VHDL Cookbook: bezplatná online kniha, délka a formát učebnice vysokoškolského kurzu.
- VHDL Tutorial: učit se příkladem: tento úctyhodný tutoriál není nic hezkého na pohled, ale informace jsou skvělé a velmi dobře organizované.
- VHDL Language Guide: Toto je PDF, které pokrývá jazyk v obrovských detailech (400 stran) s odkazy v dokumentu pro velmi snadnou navigaci. To je skvělá reference.
- Designer ‚ s Guide to VHDL: a collection of resources, tutorials, and links. Zahrnuje videa a online certifikační kurz.
- Programmable Logic/VHDL Module Structure
- VHDL Basics — Online Course
- VHDL Handbook
- VHDL Starters Guide
Books
All these books focus on VHDL:
- The Designer’s Guide to VHDL, Third Edition
- Circuit Design and Simulation with VHDL
- Vhdl By Example
- VHDL: Basics to Programming
- VHDL for Engineers
- VHDL By Example: Fundamentals of Digital Design
- Circuit Design with VHDL
- Digital Design Using VHDL: Systémový přístup
VHDL & knihy Verilog
hlavní „konkurencí“ VHDL je Verilog. Oba jazyky se používají pro návrh hardwaru, takže existuje řada knih, které se zaměřují na základní koncepty designu a inženýrství a používají jak VHDL, tak Verilog.
- Digitální Design s RTL Návrhu, VHDL a Verilog
- Hdl Čip Design: Praktická Příručka pro Navrhování, Syntetizovat & Simulující Asics & Fpga Pomocí jazyka Vhdl nebo Verilog
- Design Recepty pro Fpga, Druhé Vydání: Pomocí Verilog a VHDL
- HDL Základy Programování: VHDL a Verilog
Další Důležité VHDL Odkazy
Implementace a Simulátory
- Free / Open Source
- GHDL
- NVC
- Zdarma HDL Projektu
- Komerčních / Proprietárních
- VHDL Simili
- Aktivní-HDL
- Pronikavý Enterprise Simulátor
- ModelSim
Nástroje
- EDA Utils: velká sbírka nástrojů pro práci s VHDL, stejně jako Verilog a další Hdl.
- Eda hřiště: online pískoviště pro testování návrhů VHDL.
- Editor Balíčků
- Emacs VHDL Režimu
- VHDL plugin pro vim
- VHDL Balíček pro Sublime Text
- VHDL pro Atom
- VHDL pro Poznámkový blok++
Měli Byste Také Vědět…
VHDL je jedním ze dvou hlavních jazyků popisu hardwaru. Druhý je Verilog. Většina návrhářů hardwaru je obeznámena s oběma jazyky operačního systému na nízké úrovni, jako je Cand c++.